8.4 Verilog ACC 子程序

#include "acc_user.h"

handle  hand_rstn , hand_clk , hand_cnt , hand_cout ;
int cnt_soft   = 0 ;   //软件计数器的值
int cout_soft = 0 ;   //软件计数器的溢出位

//软件计数、对比函数
void act_monitor ( ) {
    p_acc_value value ; //声明 ACC 中定义的结构体变量
    //读取 Verilog 中信号变量的值，字符串类型
    char *rstn_rtl_str = acc_fetch_value (hand_rstn , "%d" , value ) ;
    char *clk_rtl_str   = acc_fetch_value (hand_clk , "%d" , value ) ;
    char *cnt_rtl_str   = acc_fetch_value (hand_cnt , "%d" , value ) ;
    char *cout_rtl_str = acc_fetch_value (hand_cout , "%d" , value ) ;

    //字符串转整型
    int rstn_rtl       = atoi (rstn_rtl_str ) ;
    int clk_rtl         = atoi (clk_rtl_str ) ;
    int cnt_rtl         = atoi (cnt_rtl_str ) ;
    int cout_rtl       = atoi (cout_rtl_str ) ;

    //软件计数器
    //复位
    if ( !rstn_rtl ) {
        cnt_soft     = 0 ;
        cout_soft   = 0 ;
        io_printf ( "---iii--- Reset state! \n" ) ;
    }
    //正常工作
    else if (rstn_rtl && clk_rtl ) {
        if (cnt_soft == 9 ) {
            cnt_soft     = 0 ;     //计数10个
        }
        else {
            cnt_soft     = cnt_soft + 1 ; //计数
        }
    }
    cout_soft = cnt_soft == 9 ? 1 : 0 ; //进位

    //在时钟为低的时间对比软硬件计数，此时为相对安全的时刻
    if ( !clk_rtl && rstn_rtl ) {
        if ( (cnt_soft != cnt_rtl ) || (cout_soft != cout_rtl ) ) {
            io_printf ( "--Err--- rtl cnt: %d, and soft cnt: %d\n" , cnt_rtl , cnt_soft ) ;
            io_printf ( "--Err--- rtl cout: %d, and soft cout: %d\n" , cout_rtl , cout_soft ) ;
        }
        //软硬件计数对比没有错误，则输出一次计数完结时信号的状态值
        else if (cnt_soft == 9 )   {
            io_printf ( "--Monitor--- rtl and soft cnt: %d\n" , cnt_soft ) ;
            io_printf ( "--Monitor--- rtl and soft cout: %d\n" , cout_soft ) ;
        }
    }
}

//PLI 接口，监测时钟变化
void my_monitor ( ) {
    acc_initialize ( ) ; //必须进行初始化
    //获取系统任务 my_monitor 第一个参数的 handle 变量
    hand_rstn   = acc_handle_tfarg ( 1 ) ;
    hand_clk     = acc_handle_tfarg ( 2 ) ;
    hand_cnt     = acc_handle_tfarg ( 3 ) ;
    hand_cout   = acc_handle_tfarg ( 4 ) ;
    //"#define VCL_VERILOG_LOGIC 2" in acc_user.h
    //Indicates the VCL callback mechanism shall report
    //hand_clk 一旦变化，则调用 act_monitor 函数
    acc_vcl_add (hand_clk , act_monitor , null , vcl_verilog_logic ) ;
    acc_close ( ) ; //关闭任务
}

module counter10 (
    input                rstn ,
    input                clk ,
    output [ 3 : 0 ]         cnt ,
    output               cout ) ;

    reg [ 3 : 0 ]            cnt_temp ;
    always @ ( posedge clk or negedge rstn ) begin
      if ( ! rstn ) begin
         cnt_temp         <= 4'b0 ;
      end
      else if (cnt_temp == 4'd9 ) begin
         cnt_temp         <= 4'b000 ;
      end
      else begin
         cnt_temp         <= cnt_temp + 1'b1 ;
      end
    end

    assign  cout = (cnt_temp == 4'd9 ) ;
    assign  cnt   = cnt_temp ;

endmodule

`timescale 1ns / 1ps
module test ;
    reg          rstn , clk ;
    wire [ 3 : 0 ]   cnt ;
    wire         cout ;

    initial begin
      rstn       = 0 ;
      clk       = 0 ;
      # 19.8 ;
      rstn       = 1 ;
    end
    always # 5 clk = ~clk ;

   counter10 u_cnt (
     .rstn       (rstn ) ,
     .clk       (clk ) ,
     .cnt       (cnt ) ,
     .cout       (cout ) ) ;

    initial begin
      $my_monitor (test.rstn , test.clk , test.cnt , test.cout ) ;
    end

    initial begin
      forever begin
          # 100 ;
          if ( $time >= 300 )   $finish ;
      end
    end
endmodule