4.3 Verilog 跨时钟域传输：快到慢

//同步模块工作时钟大约为 25MHz 的模块
//异步数据对来自工作时钟为 100MHz 的模块
module pulse_syn_fast2s
  # ( parameter          PULSE_INIT = 1'b0
    )
  (
    input                rstn ,
    input                clk_fast ,
    input                pulse_fast ,
    input                clk_slow ,
    output               pulse_slow ) ;

    wire                 clear_n ;
    reg                  pulse_fast_r ;
    /**************** fast clk ***************/
    //(1) 快时钟域检测到脉冲信号时，不急于将脉冲信号拉低
    always @ ( posedge clk_fast or negedge rstn ) begin
        if ( !rstn )
           pulse_fast_r   <= PULSE_INIT ;
        else if ( !clear_n )
           pulse_fast_r   <= 1'b0 ;
        else if (pulse_fast )
           pulse_fast_r   <= 1'b1 ;
    end

    reg   [ 1 : 0 ]           pulse_fast2s_r ;
    /************ slow clk *************/
    //(2) 慢时钟域对信号进行延迟打拍采样
    always @ ( posedge clk_slow or negedge rstn ) begin
      if ( !rstn )
        pulse_fast2s_r     <= 3'b0 ;
      else
        pulse_fast2s_r     <= {pulse_fast2s_r [ 0 ] , pulse_fast_r } ;
    end
    assign pulse_slow = pulse_fast2s_r [ 1 ] ;

    reg [ 1 : 0 ]            pulse_slow2f_r ;
    /********* feedback for slow clk to fast clk *******/
    //(3) 对反馈信号进行延迟打拍采样
    always @ ( posedge clk_fast or negedge rstn ) begin
      if ( !rstn )
        pulse_slow2f_r   <= 1'b0 ;
      else
        pulse_slow2f_r   <= {pulse_slow2f_r [ 0 ] , pulse_slow } ;
    end
    //控制快时钟域脉冲信号拉低
    assign clear_n = ~ ( !pulse_fast && pulse_slow2f_r [ 1 ] ) ;


endmodule

`timescale 1ns / 1ps

module test ;
    reg          clk_100mhz , clk_25mhz ;
    reg          rstn ;

    initial begin
      clk_100mhz = 0 ;
      clk_25mhz   = 0 ;
      rstn = 0 ;
      # 11 rstn = 1 ;
    end
    always # ( 10 / 2 )   clk_100mhz   = ~clk_100mhz ;
    always # ( 45 / 2 )   clk_25mhz   = ~clk_25mhz ;

    reg [ 7 : 0 ]            cnt ;
    reg                  pulse_sig ;
    always @ ( posedge clk_100mhz or negedge rstn ) begin
      if ( !rstn ) begin
         cnt     <= 'b0 ;
      end
      else begin
         cnt     <= cnt + 1'b1 ;
      end
    end

    //窄脉冲生成部分
    always @ ( posedge clk_100mhz or negedge rstn ) begin
      if ( !rstn ) begin
         pulse_sig       <= 1'b0 ;
      end
      else if (cnt == 5 ||
               cnt == 40 || cnt == 42 ||
               cnt >= 75 && cnt <= 81 || cnt == 85 || cnt == 87 )
      begin
         pulse_sig       <= 1'b1 ;
      end
      else begin
         pulse_sig       <= 1'b0 ;
      end
    end

   pulse_syn_fast2s u_fast2s_pulse (
      .rstn             (rstn ) ,
      .clk_fast         (clk_100mhz ) ,
      .pulse_fast       (pulse_sig ) ,
      .clk_slow         (clk_25mhz ) ,
      .pulse_slow       ( ) ) ;

    initial begin
      forever begin
          # 100 ;
          if ( $time >= 10000 )   $finish ;
      end
    end

endmodule // test