3.2 Verilog 时延

//普通时延，A&B计算结果延时10个时间单位赋值给Z
wire Z , A , B ;
assign # 10    Z = A & B ;

 
//隐式时延，声明一个wire型变量时对其进行包含一定时延的连续赋值。
wire A , B ;
wire # 10        Z = A & B ;

 
//声明时延，声明一个wire型变量是指定一个时延。因此对该变量所有的连续赋值都会被推迟到指定的时间。除非门级建模中，一般不推荐使用此类方法建模。
wire A , B ;
wire # 10 Z ;
assign           Z =A & B

module time_delay_module (
    input   ai , bi ,
    output  so_lose , so_get , so_normal ) ;
 
    assign # 20      so_lose       = ai & bi ;
    assign   # 5      so_get       = ai & bi ;
    assign          so_normal     = ai & bi ;
endmodule

`timescale 1ns / 1ns

module test ;
    reg  ai , bi ;
    wire so_lose , so_get , so_normal ;
 
    initial begin
        ai         = 0 ;
        # 25 ;      ai         = 1 ;
        # 35 ;      ai         = 0 ;         //60ns
        # 40 ;      ai         = 1 ;         //100ns
        # 10 ;      ai         = 0 ;         //110ns
    end
 
    initial begin
        bi         = 1 ;
        # 70 ;      bi         = 0 ;
        # 20 ;      bi         = 1 ;
    end
 
    time_delay_module  u_wire_delay (
        .ai               (ai ) ,
        .bi               (bi ) ,
        .so_lose         (so_lose ) ,
        .so_get           (so_get ) ,
        .so_normal       (so_normal ) ) ;
 
    initial begin
        forever begin
            # 100 ;
            //$display("---gyc---%d", $time);
            if ( $time >= 1000 ) begin
                $finish ;
            end
        end
    end
 
endmodule