2021年4月份 Surge和ESD Debug

Surge和ESD Debug记录

4月份一直在解Surge和ESD的bug，遇到很多问题，把它们解决后有一点点心得，记录一下。

1. TVS TSS GDT

首先网上关于TVS TSS GDT三种保护器件的描述已经很多，不作赘述。由于GDT器件的初始电压阈值太高，响应太慢，不适合我们板子，我们一般不使用。

TVS以及TSS的特性曲线网上也有很多，理论上的都可以一起查到，在实际使用中我的一些实际理解及可能的问题如下。

TVS分为单极性和双极性，这点非常重要。在实际使用中，如果打Surge的话，方向固定，此时使用单极性的TVS已经够用，但如果打ESD的话，ESD的方向并不固定，此时就需要双极性的TVS防两边，既能防住POE_VDD来的高压，也能防住从另一个口串过来到POE_GND的高压。（POE是隔离式的POE，POE_GND和系统地通过跨地电容连接）

TSS在起作用时是导通的，如果是正常的高压进来后，有一部分会从TSS导到浮地上，如果浮地接大地的话就形成一个回路，起到防护作用，但是一般浮地和系统地也有跨地电容连接，可以有回路走到POE_GND上，从而打坏PD芯片。

所以，在板子正常工作时，TVS呈钳位电压的状态，而TSS呈导通状态，选用时，大概率会选择TVS，确保不要引入新的回路。

2. Surge注意事项

1、首先路径要尽量对称，这次这块板子的DC供电是直插入POE供电的中间，它们之间通过PD芯片检测协议控制一颗开关MOS管来控制DC供电和POE供电的优先级，在DC供电情况下MOS管关断，直供电的方式，PD芯片只提供PWM开关后级MOS的功能来实现48V转12V。总共有两个网口实现POE供电，一个加了DC，一个没加DC，两电路有差异，出现了总是打坏PD芯片这个问题，反复检查，发现加了DC这一路的POE供电电路中的MOS管因为在DC供电时关断，使得前面进来的保护器件TVS没起作用，PD芯片当然会损坏。将TVS人工挪到DC进来之后，确保TVS起作用，此时能够通过Surge测试。所以，保护器件不能被隔离开。另外，差异的电路，共模有可能会因为走了不对称的电路转成了差模，如果差模没有防护也会坏。

2、这边还有一种思想，如果有两个口，从一个网口打进来的可以用另一路防护路径来防护走出去，这样进来的浪涌电压不会经过板子，在两个网口之间互相防护。这样完全导到交换机上消耗，也能够通过测试。

3、 Surge和ESD如果都是因为路径问题引起，现象会很像，一般如果是重启但不坏，这种情况已经是芯片在告警，这种时候如果再加大测试的电压后，芯片可能就会坏。芯片坏并不是一个阶级跳跃式的呈现，而是一个线性的过程。 一般可以考虑大规格的TVS，能够抗住更高的电压。TVS规格分为SMA——SMD，分别有400W,800W,1500W,2500W,5000W。

3.ESD出现问题及其Solution

1、首先第一个最严重的问题是，光口SFP+的Layout设计问题，因为SFP+的引脚焊盘太过于靠近地线，且设计是突出来的连接，周围没有大块地的包裹，ESD会从这几个引脚跳火花，打进CPU里面，把CPU内部打坏，CPU对外呈短路状态，这个板子几乎没法修理，只能报废。所以，Layout设计一定要考虑到隔离度问题。刚开始打的时候，因为跳火花也需要积蓄到一定的能量才会跳，所以没有发现该问题，在打坏了4个板子后才找到问题所在，试错成本过高。这个问题一定得注意。
另外，为了保险起见，光口附近的跨地电容也需要设计的离信号线和旁边的levelshift电路远一点，确保不会打到CPU里面。

2、设计POE电路时，可能存在一些问题，后续在不停地试验中才发现，后续也和台北电源工程师沟通并修改。坏的现象是如果打PD芯片周围的螺丝孔，会跳电到PD芯片周围，从而打坏PD芯片，使POE前端进来的POE_VDD和POE_GND短路。下次如果出现这样的情况，可以优先考虑PD检测引脚是否是能够直接打进ESD。另一点就是过了PD检测后端处也得加单向的TVS来钳住后级跳过来的ESD高压。

Solution

目前有如下几个Solution都需要上。

1、在系统地往前走的POE后端处需要加单向TVS，阴极朝POE_VDD方向。能够钳住来自系统地的高压，能使PD抗住较多枪ESD，但不能完全抑制。

2、在控制DC,POE优先级的MOS管旁需要并联一个单向的TVS，阴极朝POE_VDD方向，MOS管在打ESD高压情况下，可能因为其内部等价电容，使得其连接的POE检测引脚会打进去高压从而打坏PD，并联以后PD确保不再损坏，说明这个位置是损坏的关键位置。

3、原本的SMA规格的TVS需要换成SMC规格，打contact 8kV和Air 15kV的标准时，SMA已经没法完全吸收，需要大规格的TVS才能吸收钳住电压。

4、这一次这个案子的板子不接大地，机壳金属涂漆，打ESD时会打螺丝，以及其他能够打进静电的地方。如果打螺丝的话，静电会从螺丝孔处跳到系统地上，然后走板子的供电路下到大地。经过实验发现，只要供电正常连接，静电总能找到一个回路想要泄放掉。

所以这里有一个思路，在最开始静电进来的地方加 100Ω 的电阻，试过加各种容值的电容，但都是让静电容易走但没有消耗能量的作用，如果加大阻值的电阻静电仍然不走电阻里过，可能会击穿空气过，当加上 100Ω 的电阻后，因为会有回路从电阻内部过，就会有一定的消耗能量的作用，对板子抗ESD来说可以有一些效果。

在其他条件不变的情况下，加上 100Ω 的电阻后板子能够抗住几枪，如果打一枪放一次电的话能够通过测试。

ESD影响PHY芯片

在写下这篇文章时，仍然有一个问题存在。当ESD打机壳螺丝跳到系统地时，发现一种现象，板子上有两个网口，如果供电用这个网口供电但ping另一个网口，会引入另一个数据对的通路，而供电网口的ESD保护电路没法吸收干净，有一部分会从数据对这路网口泄露出去。

具体路径应该是从 Transformer的中心抽头下地电容这边跳过去，到Transformer的中心抽头这边，然后耦合到一次侧传输出去，如果去掉中心抽头的下地电容，回路被切断，就不会有静电泄露，但是这几个下地电容是必须得上的，PHY芯片是电流驱动类型，得加4个0.1uF的下地电容。

如果有静电泄露从这一小部分走过，PHY芯片会非常敏感的进入保护状态，此时 link 断掉，而如果我们再重新写入PHY的固件，又会回复，说明CPU和PHY之间应该没有问题，但是PHY连接 link外部设备这部分不行。

这个问题我们尝试过在PHY芯片和Transformer之间的数据对加上低压的TVS保护，尝试过在旁边的下地电容加大导走，尝试过在一次侧加单向TVS下地钳位消耗，也尝试过在一次侧并联电阻消耗，在中心抽头下地电容旁边并联电阻，都没用。也怀疑过是PHY芯片的Reset信号受到影响，加入高压探棒量打ESD时的瞬态情况，也正常。在Reset信号周围下地电容和上拉电阻都并过低压TVS保护，还是没用。

目前暂时没法解决，暂时委全之策是先用软件解决，在出现link被ESD打坏的情况下重新写入固件，按照测试标准来说的话，断ping但能恢复，等级算 B，后续再看怎么解决。

总结

经过一个半月的debug，总算是把最初问题繁杂且多的Surge,ESD问题解决的差不多了，在此记录一下问题以及解决的方法，以后再碰到的话可以有更好的经验心得来解决EMC问题，阅读到此文章的朋友如果有类似的问题说不定可以有一定的帮助，也欢迎大佬一起讨论一下这些问题。