MIPS r10000 fetch如何隐藏指令缓存延迟？

Question

我正在研究mips r10000的不同管道阶段。本文指出，处理器每次从指令缓存中获取4条指令。但指令缓存的延迟必须超过一个周期，虽然我不知道指令缓存的准确命中延迟，但Haswell处理器中一级数据缓存的命中延迟大约为4个周期。

因此，如果我们假设一级指令缓存延迟为3-4个周期，那么处理器如何在每个周期提取4条指令？

Answer 1

MIPS R10000有一个单周期延迟指令缓存，可以在一个缓存块中获取由四条指令组成的连续块，而无需对齐约束。

由于每个银行都可以独立寻址，如图中所示，可以访问十六个单词中包含的四个单词的任何连续序列。寻址行[0，0，0，0]获取字[0，1，2，3]（字0-3）；行[1，0，0，0]获取字[4，1，2，3]（字1-4）；行[1，1，0，0]获取单词[4，5，2，3]（单词2-5）。。。；行[3，3，3，2]获取单词[12，13，14，11]（单词11-14）；行[3，3，3，3]获取单词[12，13，14，15]（单词12-15）。

（同一银行可能会跨越缓存块边界，但随后必须并行确认两个缓存块命中。对以前访问的方式进行记忆将使这减少为对较大缓存块中顺序访问的常见情况进行一次集检查；一组将使用记忆方式，另一组将在输入新缓存块时执行正常检查。跨页是一个类似的问题。）

（多指令提取的一种常见替代方法具有自然对齐块的对齐约束，例如16字节。）

在第二个管道阶段（解码）检测到分支之前，此处理器不会重定向指令提取，因此，即使预测正确，执行的分支也会引入一个周期气泡。由于执行是在第四个管道阶段开始的，并且指令的执行顺序不正确，因此直到一些周期之后才可能确定错误的预测。（错误预测的执行分支可能会解码执行分支气泡中已经获取的指令，因为这些指令存储在“恢复缓存”中。）

指令缓冲可以消除这样的危险，因为由于数据依赖性和其他危险，吞吐量很少接近最大值。

一般来说，缓存可以在每次取数时提供多个字（自然对齐限制有助于提供区块的单个银行），或者在每个周期中访问多次（例如，指令缓存的管道化程度比管道的其他部分更高，或者使用昂贵的多端口SRAM）。

只要每个周期提供一个新地址，每个周期就可以执行多个连续指令的获取。如果每个周期有两个地址可用（预测），则可以在同一周期中获取一个分支后的指令。（另一种减少分支损失并提供其他分支后优化机会的方法是使用跟踪缓存。）