问题：
带VHDL（多输入字节）的CRC16
董良策
下面的VHDL代码段正确地为我获得了单个输入字节的16位CRC。我将如何扩展多个输入字节，例如一个现在跨越128字节的帧要被CRC？
注：函数'CRC16'是使用一些在线工具生成的，但我也是自己派生的，所以我相信它可以工作。目前，下面的testbench为CRC函数每次调用提供一个字节。
-
null
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity crc is
port ( clk: in std_logic;
data_in: in std_logic_vector(7 downto 0);
crc_out: out std_logic_vector(15 downto 0)
);
end crc;
architecture crc_arch of crc is
function reverse_vector(v: in std_logic_vector)
return std_logic_vector is
variable result: std_logic_vector(v'RANGE);
alias vr: std_logic_vector(v'REVERSE_RANGE) is v;
begin
for i in vr'RANGE loop
result(i) := vr(i);
end loop;
return result;
end;
function crc16( data_i: in std_logic_vector(7 downto 0);
crc_i: in std_logic_vector(15 downto 0))
return std_logic_vector is
variable crc_o: std_logic_vector(15 downto 0);
begin
crc_o(15) := crc_i(7) xor crc_i(8) xor crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor
data_i(0) xor data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7);
crc_o(14) := crc_i(6);
crc_o(13) := crc_i(5);
crc_o(12) := crc_i(4);
crc_o(11) := crc_i(3);
crc_o(10) := crc_i(2);
crc_o(9) := crc_i(1) xor crc_i(15) xor data_i(7);
crc_o(8) := crc_i(0) xor crc_i(14) xor crc_i(15) xor data_i(6) xor data_i(7);
crc_o(7) := crc_i(13) xor crc_i(14) xor data_i(5) xor data_i(6);
crc_o(6) := crc_i(12) xor crc_i(13) xor data_i(4) xor data_i(5);
crc_o(5) := crc_i(11) xor crc_i(12) xor data_i(3) xor data_i(4);
crc_o(4) := crc_i(10) xor crc_i(11) xor data_i(2) xor data_i(3);
crc_o(3) := crc_i(9) xor crc_i(10) xor data_i(1) xor data_i(2);
crc_o(2) := crc_i(8) xor crc_i(9) xor data_i(0) xor data_i(1);
crc_o(1) := crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor
data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7);
crc_o(0) := crc_i(8) xor crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor
data_i(0) xor data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7);
return crc_o;
end;
begin
crc_out <= not reverse_vector(crc16(reverse_vector(data_in), x"FFFF"));
end architecture crc_arch;
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY tb_crc IS
END tb_crc;
ARCHITECTURE behavior OF tb_crc IS
-- Component Declaration for the Unit Under Test (UUT)
COMPONENT crc
PORT(
clk: std_logic;
data_in : IN std_logic_vector(7 downto 0);
crc_out : OUT std_logic_vector(15 downto 0)
);
END COMPONENT;
--Inputs
signal tb_clk : std_logic := '0';
signal tb_data_in : std_logic_vector(7 downto 0) := (others => '0');
--Outputs
signal tb_crc_out : std_logic_vector(15 downto 0);
-- Clock period definitions
constant clk_period : time := 10 ns;
BEGIN
-- Instantiate the Unit Under Test (UUT)
uut: crc PORT MAP (
clk => tb_clk,
data_in => tb_data_in,
crc_out => tb_crc_out
);
-- Clock process definitions
clk_process :process
begin
tb_clk <= '1';
wait for clk_period/2;
tb_clk <= '0';
wait for clk_period/2;
end process;
-- Stimulus process
stim_proc: process
begin
-- hold reset state for 100 ns.
wait for 100 ns;
-- insert stimulus here
tb_data_in <= x"01";
wait for clk_period;
tb_data_in <= x"02";
wait for clk_period;
tb_data_in <= x"03";
wait for clk_period;
tb_data_in <= x"04";
wait for clk_period;
wait;
end process;
END;
谢谢你的阅读，克里斯
共有1个答案
左丘季
各种网站上常用的并行CRC生成器软件是开源的。我下载并将源代码从C++转换为C（类型boolean、bool和值true和false的声明）。
许可条款允许修改，同时保留版权声明。我删除了输出上无效的版权声明，以及修正了免责声明中的一些注释字符，并修改了格式以适应。（我一直打算将输出放入80列，在列中排列术语也很有用）。
它生成的代码几乎与您的代码相同：
-------------------------------------------------------------------------------
-- THIS SOURCE FILE IS PROVIDED "AS IS" AND WITHOUT ANY EXPRESS
-- OR IMPLIED WARRANTIES, INCLUDING, WITHOUT LIMITATION, THE IMPLIED
-- WARRANTIES OF MERCHANTIBILITY AND FITNESS FOR A PARTICULAR PURPOSE.
-------------------------------------------------------------------------------
-- CRC entity/architecture for
-- data(7:0)
-- crc(15:0) = 1+x^2+x^15+x^16;
--
library ieee;
use ieee.std_logic_1164.all;
entity crc is
port (
data_in: in std_logic_vector (7 downto 0);
crc_en: in std_logic;
rst: in std_logic;
clk: in std_logic;
crc_out: out std_logic_vector (15 downto 0)
);
end entity crc;
architecture imp_crc of crc is
signal lfsr_q: std_logic_vector (15 downto 0);
signal lfsr_c: std_logic_vector (15 downto 0);
begin
crc_out <= lfsr_q;
lfsr_c(0) <= lfsr_q(8) xor lfsr_q(9) xor lfsr_q(10) xor lfsr_q(11) xor
lfsr_q(12) xor lfsr_q(13) xor lfsr_q(14) xor lfsr_q(15) xor
data_in(0) xor data_in(1) xor data_in(2) xor data_in(3) xor
data_in(4) xor data_in(5) xor data_in(6) xor data_in(7);
lfsr_c(1) <= lfsr_q(9) xor lfsr_q(10) xor lfsr_q(11) xor lfsr_q(12) xor
lfsr_q(13) xor lfsr_q(14) xor lfsr_q(15) xor data_in(1) xor
data_in(2) xor data_in(3) xor data_in(4) xor data_in(5) xor
data_in(6) xor data_in(7);
lfsr_c(2) <= lfsr_q(8) xor lfsr_q(9) xor data_in(0) xor data_in(1);
lfsr_c(3) <= lfsr_q(9) xor lfsr_q(10) xor data_in(1) xor data_in(2);
lfsr_c(4) <= lfsr_q(10) xor lfsr_q(11) xor data_in(2) xor data_in(3);
lfsr_c(5) <= lfsr_q(11) xor lfsr_q(12) xor data_in(3) xor data_in(4);
lfsr_c(6) <= lfsr_q(12) xor lfsr_q(13) xor data_in(4) xor data_in(5);
lfsr_c(7) <= lfsr_q(13) xor lfsr_q(14) xor data_in(5) xor data_in(6);
lfsr_c(8) <= lfsr_q(0) xor lfsr_q(14) xor lfsr_q(15) xor data_in(6) xor
data_in(7);
lfsr_c(9) <= lfsr_q(1) xor lfsr_q(15) xor data_in(7);
lfsr_c(10) <= lfsr_q(2);
lfsr_c(11) <= lfsr_q(3);
lfsr_c(12) <= lfsr_q(4);
lfsr_c(13) <= lfsr_q(5);
lfsr_c(14) <= lfsr_q(6);
lfsr_c(15) <= lfsr_q(7) xor lfsr_q(8) xor lfsr_q(9) xor lfsr_q(10) xor
lfsr_q(11) xor lfsr_q(12) xor lfsr_q(13) xor lfsr_q(14) xor
lfsr_q(15) xor data_in(0) xor data_in(1) xor data_in(2) xor
data_in(3) xor data_in(4) xor data_in(5) xor data_in(6) xor
data_in(7);
REGISTERS:
process (clk, rst)
begin
if rst = '1' then
lfsr_q <= (others => '1');
elsif rising_edge(clk) then
if crc_en = '1' then
lfsr_q <= lfsr_c;
end if;
end if;
end process;
end architecture imp_crc;
我想在这两种情况下，启用都是必不可少的。您可以在端口接口和TestBench中添加一个或两个以上的信号。
因此，一个手工制作的testbench来使用生成的CRC代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity crc_tb is
end entity;
architecture foo of crc_tb is
function reverse_vector(v: in std_logic_vector)
return std_logic_vector is
variable result: std_logic_vector(v'RANGE);
alias vr: std_logic_vector(v'REVERSE_RANGE) is v;
begin
for i in vr'RANGE loop
result(i) := vr(i);
end loop;
return result;
end;
signal datain: std_logic_vector (7 downto 0);
signal data_in: std_logic_vector (7 downto 0);
signal crc_en: std_logic := '0';
signal rst: std_logic;
signal clk: std_logic := '0';
signal crc_out: std_logic_vector (15 downto 0);
signal crcout: std_logic_vector (15 downto 0);
begin
crcout <= not reverse_vector (crc_out);
DUT:
entity work.crc
port map (
data_in => data_in,
crc_en => crc_en,
rst => rst,
clk => clk,
crc_out => crc_out
);
CLOCK:
process
begin
wait for 5 ns; -- half the clock period
clk <= not clk;
if now > 160 ns then
wait;
end if;
end process;
STIMULI:
process
begin
rst <= '1';
for i in 0 to 9 loop
wait until rising_edge(clk);
end loop;
rst <= '0';
crc_en <= '1';
for i in 1 to 4 loop
datain <= std_logic_vector(to_unsigned (i,8));
data_in <= reverse_vector (std_logic_vector(to_unsigned(i,8)));
wait until rising_edge(clk);
end loop;
crc_en <= '0';
wait until rising_edge(clk);
wait;
end process;
end architecture;
这给了我们：
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity crc is
port ( clk: in std_logic;
data_in: in std_logic_vector(7 downto 0);
crc_en: in std_logic; -- ADDED
rst: in std_logic; -- ADDED
crc_out: out std_logic_vector(15 downto 0)
);
end crc;
architecture crc_arch of crc is
function reverse_vector(v: in std_logic_vector)
return std_logic_vector is
variable result: std_logic_vector(v'RANGE);
alias vr: std_logic_vector(v'REVERSE_RANGE) is v;
begin
for i in vr'RANGE loop
result(i) := vr(i);
end loop;
return result;
end;
function crc16( data_i: in std_logic_vector(7 downto 0);
crc_i: in std_logic_vector(15 downto 0))
return std_logic_vector is
variable crc_o: std_logic_vector(15 downto 0);
begin
crc_o(15) := crc_i(7) xor crc_i(8) xor crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor
data_i(0) xor data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7);
crc_o(14) := crc_i(6);
crc_o(13) := crc_i(5);
crc_o(12) := crc_i(4);
crc_o(11) := crc_i(3);
crc_o(10) := crc_i(2);
crc_o(9) := crc_i(1) xor crc_i(15) xor data_i(7);
crc_o(8) := crc_i(0) xor crc_i(14) xor crc_i(15) xor data_i(6) xor data_i(7);
crc_o(7) := crc_i(13) xor crc_i(14) xor data_i(5) xor data_i(6);
crc_o(6) := crc_i(12) xor crc_i(13) xor data_i(4) xor data_i(5);
crc_o(5) := crc_i(11) xor crc_i(12) xor data_i(3) xor data_i(4);
crc_o(4) := crc_i(10) xor crc_i(11) xor data_i(2) xor data_i(3);
crc_o(3) := crc_i(9) xor crc_i(10) xor data_i(1) xor data_i(2);
crc_o(2) := crc_i(8) xor crc_i(9) xor data_i(0) xor data_i(1);
crc_o(1) := crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor
data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7);
crc_o(0) := crc_i(8) xor crc_i(9) xor crc_i(10) xor crc_i(11) xor crc_i(12) xor crc_i(13) xor crc_i(14) xor crc_i(15) xor
data_i(0) xor data_i(1) xor data_i(2) xor data_i(3) xor data_i(4) xor data_i(5) xor data_i(6) xor data_i(7);
return crc_o;
end;
signal crc_o: std_logic_vector (15 downto 0); -- ADDED register
begin
-- crc_out <= not reverse_vector(crc16(reverse_vector(data_in), x"FFFF"));
process (clk) -- ADDED process
begin
if rst = '1' then
crc_o <= x"FFFF";
elsif rising_edge(clk) then
if crc_en = '1' then
crc_o <= crc16(reverse_vector(data_in), crc_o);
end if;
end if;
end process;
crc_out <= not reverse_vector(crc_o); -- ADDED
end architecture crc_arch;
将控件rst和crc_en添加到实体端口，为保存寄存器CRC值的信号添加了声明，并将反转和反转分开，以便它不在crc16函数调用的crc_i路径中。
寄存器的输入是crc16函数调用的返回值。寄存器被重置为CRC种子值。
测试台变得更简单了：
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity crc_tb is
end entity;
architecture foo of crc_tb is
signal data_in: std_logic_vector (7 downto 0);
signal crc_en: std_logic := '0';
signal rst: std_logic;
signal clk: std_logic := '0';
signal crc_out: std_logic_vector (15 downto 0);
begin
DUT:
entity work.crc
port map (
data_in => data_in,
crc_en => crc_en,
rst => rst,
clk => clk,
crc_out => crc_out
);
CLOCK:
process
begin
wait for 5 ns; -- half the clock period
clk <= not clk;
if now > 160 ns then
wait;
end if;
end process;
STIMULI:
process
begin
rst <= '1';
for i in 0 to 9 loop
wait until rising_edge(clk);
end loop;
rst <= '0';
crc_en <= '1';
for i in 1 to 4 loop
data_in <= std_logic_vector(to_unsigned (i,8));
wait until rising_edge(clk);
end loop;
crc_en <= '0';
wait until rising_edge(clk);
wait;
end process;
end architecture;
所以使用crc16函数调用的秘诀是不要将它的返回值与crc_i参数进行任何反转或反转。
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