[Verilog-AMS]Analog Processes

                                      Analog Processes

 

       模拟语句描述一个连续的进程，这意味着这些语句会随着时间的推移而连续地执行。至少，这是我们的目标，用这种方式思考类比语句是值得的，但实际上，连续地计算语句是不实际的。相反，模拟核会选择模拟过程被评估的时间点，以近似连续评估。Verilog-A/MS模块可以控制选择的时间，但它是有限的。在每个计算点，模拟语句都被完全执行，这意味着模拟进程不会阻塞。例如，电阻器的模拟过程可能如下所示：

analog V(res) <+ r*I(res);

 

一、Analog Process的组成

       Analog Process(模拟过程)由模拟过程语句组成。特别地，一个模拟过程可能由以下语句类型组成：

1. Composite Statements
   • Sequential
2. Assignment Statements
   • Contribution
   • Indirect Assignment
   • Assignment
   • Contribution versus Assignment
3. Timing Statements
   • Event Statements
4. Conditional Statements
   • If Statements
   • Case Statements
5. Looping Statements
   • While Statements
   • For Statements
   • Repeat Statements
6. Task Statements
   • System Tasks

注意：

• 每个模块可能只有一个模拟过程
• 模拟过程可在Verilog-A和Verilog-AMS中

 

二、Analog Initial Process

       您可以使用模拟初始化过程初始化您的模拟变量：

analog initial begin
   seed = 345;
   next = 0.5/freq;
end

•  在模拟初始块中使用的表达式中的项必须是常量;数字文字或参数。