MIPS管道时序图

Question

我想确认以下时序图是否适用于MIPS 5级管道（*=暂停）：

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LW R1, 0(R4)   | IF | ID | EX |  M |  W |    |    |    |    |    |    |    |    |    |    |    |
LW R2, 400(R4) |    | IF | ID | EX |  M |  W |    |    |    |    |    |    |    |    |    |    |
ADD1 R3,R1,R2  |    |    | IF | ID |  * |  * | EX |  M |  W |    |    |    |    |    |    |    |
SW R3, 0(R4)   |    |    |    | IF |  * |  * | ID |  * |  * | EX |  M |  W |    |    |    |    |
SUB R4,R4,#4   |    |    |    |    |    |    | IF |  * |  * | ID | EX |  M |  W |    |    |    |
BNEZ R4, L1    |    |    |    |    |    |    |    |    |    | IF | ID |  * |  * | EX |  M |  W |

评论：

1）ADDI：ID停滞2个周期，因此之前的WB可以完成

2）SW：2个档位，因为ID无法开始，另外2个档位用于ID以完成之前的WB

3） SUB：如果直到周期#7才能启动，ID必须等到周期10，因为之前的指令

4）BNEZ：IF直到周期#10才能开始，ID有2个档位，因此之前的WB可以完成

Answer 1

如果指令结果仅通过寄存器文件传递（没有转发/绕过）并且寄存器仅在EX之前读取，那么您的图表看起来是正确的。（您可能会认为SUB和BNEZ IF之前的空阶段是失速周期，因为通常下一条指令的IF会立即跟随上一条指令的IF阶段。另一方面，这可能会被视为使图表混乱。）

然而，通常对5级管道进行优化，以避免上述大多数暂停，方法是将结果直接从产生结果的指令的EX级末尾（或加载的M级末尾）转发到从属指令的EX级开头。（对于存储指令，存储在内存中的值可能只有M级甚至W级才需要，因此设计者可能会考虑在这种情况下添加转发。对于这个简单的管道，这只对提供内存移动的一对指令有影响，因为加载是唯一延迟大于1的指令。对于两个超标量，这可能会允许ike“添加R3、R2、R1；SW R3、0（R4）；”在同一周期内开始执行。）

使用这种优化的流水线，通过将结果从“LW R2,400（R4）”的M阶段结束转发到ADD的EX开始，ADD只有一个失速周期（在ID之后）。

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LW R1, 0(R4)   | IF | ID | EX |  M |  W |    |    |    |    |    |    |
LW R2, 400(R4) |    | IF | ID | EX |  M |  W |    |    |    |    |    |
ADD1 R3,R1,R2  |    |    | IF | ID |  * | EX |  M |  W |    |    |    |
SW R3, 0(R4)   |    |    |    | IF |  * | ID | EX |  M |  W |    |    |
SUB R4,R4,#4   |    |    |    |    |  * | IF | ID | EX |  M |  W |    |
BNEZ R4, L1    |    |    |    |    |    |    | IF | ID | EX |  M |  W |

此类优化增加了设计的复杂性，但避免不必要的暂停可以显著提高性能。