在英特尔酷睿i3/i7的情况下，从缓存集中驱逐后的数据

Question

一级/二级缓存在Intel中是包含的，一级/二级缓存是8路关联性，这意味着在一个集合中存在8条不同的缓存线。缓存线作为一个整体运行，这意味着如果我想从缓存线中删除几个字节，整个缓存线都将被删除，而不仅仅是我想删除的那些字节。我说得对吗？

现在，我的问题是，无论何时通过其他进程或使用clflush（手动逐出缓存线/块）从缓存中移除/逐出集合的缓存线，系统是否将该缓存线的逐出数据存储在某个位置（在任何缓冲区、寄存器等中），因此，与从主内存或更高级别的缓存加载数据相比，下次它可以从该位置加载数据以减少延迟，或者它总是简单地使缓存中的数据无效，然后下次从更高级别加载数据。

任何建议或文章的任何链接将高度赞赏。提前感谢。

Answer 1

Intel中包含一级/二级缓存

英特尔x86处理器的缓存包容性分为以下几类：

• 缓存有三个级别。L3包括L2和L1。L2是L1的九个（不包括，不排除）。这一类别包括以下所有处理器：（1）在Rocket Lake之前（包括Rocket Lake）实现核心微体系结构的所有客户机处理器，为客户市场细分设计的Core X和Xeon W处理器系列除外。这还包括适用于客户细分市场的Xeon W-10000系列。（2） 实现核心微体系结构的所有服务器处理器，包括BDX，以及（3）所有Xeon E3、Xeon E和Xeon W-1200处理器

某些处理器具有L4缓存或内存侧缓存。这些储藏室有九个。在KNL和KNM中，如果MCDRAM完全或部分配置为在缓存模式下运行，则会对其进行修改，包括L2（因此包括L1），这意味着包容性仅适用于L2中的脏线（在M相干状态下）。在支持Optane DIMM的CSL处理器上，如果PMEM DIMM完全或部分配置为在缓存模式下运行，DRAM DIMM的工作方式如下：

级联湖处理器使用一种新颖的缓存管理方案，使用包容性和非包容性DRAM缓存的组合来减少写入的DRAM带宽开销，同时也消除了在从DRAM缓存中逐出包容行时管理处理器缓存无效的复杂性。

根据级联湖：下一代英特尔至强可扩展处理器。

KNL/KNM中的MCDRAM缓存和CSL中的DRAM缓存不属于三种传统包容性类别中的任何一种，即包容性、独占性和九种。我认为我们可以把它们描述为“混合包容性”

AMD处理器：

禅宗家族：L2是包容的，L3是九。
• 推土机系列：L2为9，L3为9。
• 捷豹和彪马：L2是包容性的。没有L3。
• K10和Fusion：L2是排他性的。没有L3。
• 山猫：我不知道L2。没有L3。
• K7（型号3及更高版本）和K8：L2是独家的。没有L3。
• K7（模型1和2）及以上：L2包含在内。没有L3。

现有的AMD处理器没有L4缓存或L3之外的内存侧缓存。

VIA处理器：

• 纳诺C和伊甸园C：我不知道L2。没有L3
• 所有旧处理器：L2是专用的。没有L3

这包括通过处理器的所有电流。

而L1/L2高速缓存是8路关联性的，意味着在一个集合中有8条不同的高速缓存线存在。

在大多数英特尔处理器上都是如此。唯一的例外是NetBurst微体系结构，其中一条二级缓存线包含两条相邻的缓存线，统称为扇区。

典型的关联性为8，但不同的关联性并不少见。例如，Sunny Cove中的L1D是12向关联的。请参阅：冰湖48KiB一级数据缓存的索引是如何工作的？。

缓存线作为一个整体运行，这意味着如果我想从缓存线中删除几个字节，整个缓存线都将被删除，而不仅仅是我想删除的那些字节。我说得对吗？

对，这是由于与每个缓存级别的每个缓存项相关联的一致性状态的限制。缓存线的所有字节只有一种状态。

系统是否将该缓存线的逐出数据存储在某个位置（在任何缓冲区、寄存器等中），以便下次可以从该位置加载数据以减少延迟

有几个因素会影响这个决定：（1）该行是否脏，（2）更高编号缓存级别的包容性属性，如果有的话，（3）该行是否预计在不久的将来被访问，以及（4）如果我记得正确地说，如果一行的内存类型在驻留在缓存中时从可缓存更改为不可缓存，则它将被逐出，而不会缓存在任何其他级别，而不考虑前面的因素。

因此，一个适用于所有处理器的懒惰回答是“可能”

Answer 2

L1/L2不一定是包含的，只有最后一级缓存是包含的，在i7上是L3。你说缓存线是基本缓存元素是对的，你必须抛出一整条缓存线来填充一条新的缓存线（或者在使这一行无效时）。你可以在这里读到更多关于这方面的内容-http://www.tomshardware.com/reviews/Intel-i7-nehalem-cpu,2041-10.html

删除一条线时，所采取的操作取决于其MESI状态（MESI及其派生协议是缓存一致性维护的协议）。如果修改了行（“M”），则必须将数据“写回”到下一级缓存（如果未命中，它可能会分配到下一级缓存，或者“直写”到下一级缓存，具体取决于缓存维护的策略）。请注意，当您到达最后一级缓存时，您必须命中它，因为它包含所有缓存。从最后一级缓存中逐出一行时，它必须写入内存。无论哪种方式，如果无法写回修改过的行，都会导致一致性丧失，这很可能导致错误的执行。

如果线路未被修改（无效、独占或共享），CPU可能会在无需写回的情况下自动删除线路，从而节省带宽。顺便说一下，在更复杂的缓存协议（如MESIF或MOESI）中还有其他几种状态。

通过谷歌搜索“缓存一致性协议”，你可以找到很多解释。如果您喜欢更可靠的源代码，可以参考任何CPU体系结构或缓存设计教科书，我个人推荐轩尼诗

小更新：从Skylake开始，一些CPU（服务器段）不再有包含的L3，而是非包含的（以支持增加的L2）。这意味着，在L2之外老化时，干净的行也可能被写回，因为L3通常不保存它们的副本。

更多详情：https://www.anandtech.com/show/11550/the-intel-skylakex-review-core-i9-7900x-i7-7820x-and-i7-7800x-tested/4