现代x86实现是否可以从一个以上的先前存储进行存储转发？

Question

mov [rdx + 0], eax
mov [rdx + 2], eax
mov ax, [rdx + 1]

最后一个2字节加载从紧邻的前一个存储区中获取第二个字节，但从前一个存储区中获取第一个字节。这个加载可以被存储转发吗，还是需要等到前面的两个存储都提交到L1？

请注意，通过这里的存储转发，我包含了任何机制，这些机制可以满足来自仍然在存储缓冲区中的存储的读取，而不是等待它们提交到L1，即使这是一个比“从单个存储转发”的最佳情况更慢的路径。

Answer 1

至少，不是在Haswell、Broadwell或Skylake处理器上。在其他Intel处理器上，限制要么类似（Sandy Bridge、Ivy Bridge)，要么更严格（Nehalem,Westmere,Pentium Pro/II/II/4)。在AMD上，也有类似的限制。

来自Agner Fog优秀的优化手册：

处理器可以在某些条件下将存储器写入转发到从相同地址的后续读取。商店转发在以下情况下工作：

• 无论对齐方式如何，64位或更少的写操作之后都是相同大小和相同地址的读操作。
• 当一个128位或256位的写操作后面跟着一个相同大小和相同地址的读操作时，完全对齐。
• 无论对齐方式如何，64位或更少的写操作之后是完全包含在写地址范围内的较小大小的读操作。
• 任何大小的对齐写入后，对两个半部分进行两次读取，或对四个四分之一部分进行四次读取，等等，它们的自然对齐在写入地址范围内。
• 当128位或256位的对齐写之后是64位或更少但不跨越8字节边界的读时。

如果存储器块穿过64字节高速缓存行边界，则出现2个时钟的延迟。如果所有数据都有它们的自然对齐，这是可以避免的。

存储区转发在以下情况下失败：

• 任何大小的写后跟着较大大小的读时
• 任意大小的写后跟部分重叠的读
• 当128位的写之后是一个较小的读，穿过两个64位半之间的边界时
• 当写256位后接128位读越过两个128位半之间的边界时
• 当256位的写之后是64位或更少的读，越过四个64位四分之一之间的任何边界时

从同一个地址写一次，然后读一次，这样的惩罚很小，甚至没有。

一个64位或更少的写，然后是一个更小的读，当读被偏移但完全包含在写覆盖的地址范围内时，会有1-3个时钟的惩罚。

128位或256位的对齐写入，然后读取两个半位或四个四位中的一个或两个，等等，几乎没有惩罚。一个不适合一半或四分之一的部分读取可能需要额外的11个时钟周期。

具有以下紧密循环的测试：

mov [rsp-16], eax
mov [rsp-12], ebx
mov ecx, [rsp-15]

显示ld_blocks.store_forwardPMU计数器确实在增加。此事件记录如下：

ld_blocks.store_forward[此事件计算加载操作获得阻止存储转发的真正的存储上块阻止代码的次数。这包括：-previer存储与加载冲突（不完全重叠）的情况

>

由于U形限制，存储转发是不可能的

前面的锁RMW操作不被转发

存储区设置了无转发位（不可缓存/分页/屏蔽存储区）

使用全阻塞存储（主要是栅栏和端口I/O）