数据危险的具体情况（当连续两次LW之后出现R型指令时）
我正在用Verilog设计一个类似MIPS的CPU，现在我正在处理数据危险。我有以下指示：
Ins[0] = LW r1 r0(100)
Ins[1] = LW r2 r0(101)
Ins[2] = ADD r3 r2 r1
问题是，当ADD指令到达阶段3（ALU应计算r1 r2）时，指令1（第二个LW）处于阶段4，尚未读取内存的r0 101地址，因此我应该暂停一个周期，然后Ins1到达最后一个阶段。
在这种情况下，第一个LW已经完成了它的工作，并且r1的新值不在dataPath中的任何位置，但我需要将此值传递给ALU的Input B。
（这被称为数据转发，因为当第三条指令处于阶段2时，r1的值还没有准备好，我应该从后面的阶段（从最后一个MUX出来的蓝线到ALU MUX）转发它，但由于第二个LW暂停，我没有r1的值。
谢谢你的帮助。
共有1个答案
我犯了个错误。我的错误是，当LDM指令后面跟着RType时，我会在RType处于第3阶段而LDM处于第4阶段时暂停处理器。但相反，我应该在RType处于stage2（decode）和LDM处于stage3（exec）时，提前一个时钟检测依赖关系。
在这种情况下，我应该暂停管道。
因此，当Rtype处于阶段2，第二个LDM处于阶段3，第一个LDM处于阶段4时，我检测依赖关系并停止管道一个周期。
因此，在下一个时钟中，Rtype仍处于stage2，第二个LDM处于stage4，第一个LDM正在写回寄存器，因此，由于Rtype仍处于stage2，它可以读取写入寄存器文件的数据。（回写在时钟的负边缘完成。在posedge中，RType的第一个参数已准备就绪。）
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