内存障碍的传递性/累积性属性是如何在微架构上实现的？
我一直在阅读x86内存模型的工作原理以及x86上屏障指令的重要性，并与其他架构（如ARMv8）进行比较。在x86和ARMv8架构中，内存模型似乎（无意双关）尊重传递性/累积性，即如果CPU 1看到CPU0的存储，而CPU2看到CPU1的存储只有在CPU1看到CPU0存储时才会发生，那么CPU2也必须看到CPU0的存储。我指的示例是Paul McKenney著名论文第6.1节中的示例1和2（尽管很旧，但在他最新的perf Cook book中也存在同样的事情，http://www.puppetmastertrading.com/images/hwViewForSwHackers.pdf）。如果我理解正确，x86使用存储队列（或存储顺序缓冲区）在存储变得全局可见（即写入L1D）之前对存储进行排序（以及其他微拱形优化）。我的问题是x86拱形（和其他拱形）如何实现（微架构）传递性属性？存储队列确保特定CPU的存储以特定顺序全局可见，但如何确保由一个CPU排序的存储与由不同CPU排序的存储？
共有1个答案
在x86上，只有一个一致性域。当存储提交到L1d缓存时，其他所有核心都可以同时看到存储。总的来说，加上MESI，就足以给我们一个所有线程都能同意的总存储订单。
一些ISA（包括PowerPC）没有该属性（实际上是因为物理核心内的失效存储跨SMT线程进行存储转发）。因此，在POWER硬件上，其他两个读者可以以不同的顺序看到来自两个线程的mo\u Released存储。对不同线程中不同位置的两个原子写入是否总是以相同的顺序被其他线程看到？（大概是PowerPC上的屏障阻止了该转发。）
ARM内存模型过去允许这种IRIW（独立读取器独立写入器）重新排序，但实际上从来没有ARM HW这样做过。ARM能够加强他们的内存模型，以保证所有内核都同意由多个其他内核完成的存储的全局顺序。
（存储转发仍然意味着执行存储的核心在其变得全局可见之前就可以立即看到它。当然，负载排序要求核心能够说他们看到了有关独立写入排序的任何内容。）
如果所有内核必须就存储的全局排序达成一致，那么（在您的示例中）从Core2看到存储意味着Core1一定已经发生，并且您也可以看到它。
（假设Core2使用适当的屏障或获取加载或释放存储，以确保其存储发生在看到Core1存储的加载之后。）
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