32位和64位寄存器是否会导致CPU微架构的差异？

Question

我试图比较Peter Cordes在回答“将CPU寄存器中的所有位设置为1”的问题时提到的方法。

因此，我编写了一个基准测试，将所有13个寄存器设置为除e/rsp、e/rbp和e/rcx之外的所有位1。

代码如下所示<代码>乘以32 nop用于避免DSB和LSD影响。

mov ecx, 100000000
Align 32
.test3:
    times 32 nop
    mov rax,-1
    mov rbx,-1
    ;mov ecx,-1
    mov rdx,-1
    mov rdi,-1
    mov rsi,-1
    mov r8,-1
    mov r9,-1
    mov r10,-1
    mov r11,-1
    mov r12,-1
    mov r13,-1
    mov r14,-1
    mov r15,-1

    dec ecx
    jge .test3
    jmp .out

我测试了他提到的以下方法，以及这里的完整代码

mov e/rax, -1                   

xor eax, eax        
dec e/rax               

xor ecx, ecx        
lea e/rax, [rcx-1]  

or e/rax, -1            

为了使这个问题更简洁，我将使用group1a（g1a）替换下表中的mov-eax，-1。

下表显示，从组1到组3，当使用64位寄存器时，每个循环多1个周期。

交付的IDQ\u UOPS\u NOT\u也增加，这可能解释了周期数的增加。但这能解释每个循环多1个周期的确切原因吗？

此外，g2a和g2b的端口分布不同，不像g1a和g1b（g1a和g1b端口分布相同），或者g3a和g3b。

如果我注释乘以32 nop，这种现象就会消失。它与MITE有关吗？

环境：intel i7-10700、ubuntu 20.04和NASM 2.14.02。

用英语解释这个问题对我来说有点难。如果描述不清楚，请发表评论。

Answer 1

所有示例中的瓶颈都是前置的。

我用我的模拟器uiCA分析了你的例子(https://uica.uops.info/, https://github.com/andreas-abel/uiCA). 它预测了以下吞吐量，这些吞吐量与您的测量值非常匹配：