IC验证中的force/release 学习整理（1）初见朋友

作为芯片验证人员，我们势必用到force/release 机制。在某些corner case 下，它能助我们一臂之力。因为有些场景确实很难造出，我们必须借助于它们，才能达到我们预期的仿真场景。笔者同样踩了很多坑，今天对force 的用法，UVM后门访问机制uvm_hdl_force 用法，以及vcs/verdi工具辅助debug,做了总结，方便大家取用。有问题，不吝赐教~

不管怎么样，我们先来见识一下两位朋友。

module add(a,b,c);
        input [1:0] a;
        input [1:0] b;
        output [2:0] c;
        
        assign c = a  + b;
endmodule
 
module test();

        reg [1:0] a1,b1;wire [2:0] c1;

        add u_add(.a(a1),.b(b1),.c(c1));

    initial begin
           a1 = 2'b1; b1 = 2'b1;
           #20 force u_add.a = 2'd2;
           #10 release u_add.a ;
    end
endmodule

当在20ns的时候，由于#20 force u_add.a = 2'd2;所以add内部的a变成了2'd2,但是当再过10ns的时候,由于#10 release u_add.a ;进行释放，所以test中的a1连接到add的a端重新生效，add中的a重新变成了1。

 initial begin
        #1 force a = 1;   //a =1
        #2 release a;  
        #1 assign a = 2;  //a =2
        #1 force a = 3; // a =3
        #2 release a;   //a = 2 ,因为之前assign a = 2，相当于将2硬链接到a上，release的时候，硬链接开始有效。
 end